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_id: '65595'
abstract:
- lang: eng
  text: Resilient systems require monitoring and prediction of environmental and intrinsic
    conditions, as well as the ability to adapt to environmental hazards while optimizing
    the trade-off among performance, power consumption, and fault tolerance. TETRISC
    was introduced as a resilient multicore RISC-V processor system based on the PULPissimo
    platform. We introduce the migration of TETRISC to the open-source Rocket Chip
    SoC, targeting scalable TETRISC Chisel implementations. As such, we discuss and
    evaluate the main advantages and obstacles that come with the Chipyard framework
    for RTL simulation and FPGA synthesis, enabling rapid prototyping of resilient,
    scalable architectures configurable for multicore and lockstep modes.
author:
- first_name: Kai Arne
  full_name: Hannemann, Kai Arne
  id: '63972'
  last_name: Hannemann
- first_name: Lars Markus
  full_name: Luchterhandt, Lars Markus
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- first_name: J. Christoph
  full_name: Scheytt, J. Christoph
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  last_name: Scheytt
  orcid: '0000-0002-5950-6618 '
citation:
  ama: 'Hannemann KA, Luchterhandt LM, Müller W, Ulbricht M, Lu L, Scheytt JC. TETRISC
    on Rocket Chip: A Scalable and Adaptive RISC-V Multicore Architecture. In: <i>29.
    Workshop Methoden Und Beschreibungssprachen Zur Modellierung Und Verifikation
    von Schaltungen Und Systemen (MBMV 2026)</i>. ; 2026.'
  apa: 'Hannemann, K. A., Luchterhandt, L. M., Müller, W., Ulbricht, M., Lu, L., &#38;
    Scheytt, J. C. (2026). TETRISC on Rocket Chip: A Scalable and Adaptive RISC-V
    Multicore Architecture. <i>29. Workshop Methoden Und Beschreibungssprachen Zur
    Modellierung Und Verifikation von Schaltungen Und Systemen (MBMV 2026)</i>. 29.
    Workshop Methoden und Beschreibungssprachen zur Modellierung und Verifikation
    von Schaltungen und Systemen (MBMV 2026), Würzburg.'
  bibtex: '@inproceedings{Hannemann_Luchterhandt_Müller_Ulbricht_Lu_Scheytt_2026,
    title={TETRISC on Rocket Chip: A Scalable and Adaptive RISC-V Multicore Architecture},
    booktitle={29. Workshop Methoden und Beschreibungssprachen zur Modellierung und
    Verifikation von Schaltungen und Systemen (MBMV 2026)}, author={Hannemann, Kai
    Arne and Luchterhandt, Lars Markus and Müller, Wolfgang and Ulbricht, Markus and
    Lu, Li and Scheytt, J. Christoph}, year={2026} }'
  chicago: 'Hannemann, Kai Arne, Lars Markus Luchterhandt, Wolfgang Müller, Markus
    Ulbricht, Li Lu, and J. Christoph Scheytt. “TETRISC on Rocket Chip: A Scalable
    and Adaptive RISC-V Multicore Architecture.” In <i>29. Workshop Methoden Und Beschreibungssprachen
    Zur Modellierung Und Verifikation von Schaltungen Und Systemen (MBMV 2026)</i>,
    2026.'
  ieee: 'K. A. Hannemann, L. M. Luchterhandt, W. Müller, M. Ulbricht, L. Lu, and J.
    C. Scheytt, “TETRISC on Rocket Chip: A Scalable and Adaptive RISC-V Multicore
    Architecture,” presented at the 29. Workshop Methoden und Beschreibungssprachen
    zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV 2026), Würzburg,
    2026.'
  mla: 'Hannemann, Kai Arne, et al. “TETRISC on Rocket Chip: A Scalable and Adaptive
    RISC-V Multicore Architecture.” <i>29. Workshop Methoden Und Beschreibungssprachen
    Zur Modellierung Und Verifikation von Schaltungen Und Systemen (MBMV 2026)</i>,
    2026.'
  short: 'K.A. Hannemann, L.M. Luchterhandt, W. Müller, M. Ulbricht, L. Lu, J.C. Scheytt,
    in: 29. Workshop Methoden Und Beschreibungssprachen Zur Modellierung Und Verifikation
    von Schaltungen Und Systemen (MBMV 2026), 2026.'
conference:
  end_date: 2026-03-18
  location: Würzburg
  name: 29. Workshop Methoden und Beschreibungssprachen zur Modellierung und Verifikation
    von Schaltungen und Systemen (MBMV 2026)
  start_date: 2026-03-17
date_created: 2026-05-08T17:18:10Z
date_updated: 2026-05-08T17:18:19Z
department:
- _id: '58'
language:
- iso: eng
publication: 29. Workshop Methoden und Beschreibungssprachen zur Modellierung und
  Verifikation von Schaltungen und Systemen (MBMV 2026)
status: public
title: 'TETRISC on Rocket Chip: A Scalable and Adaptive RISC-V Multicore Architecture'
type: conference
user_id: '63972'
year: '2026'
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