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res:
  bibo_abstract:
  - "Ever increasing demands on the performance of microchips are leading to ever
    more complex semiconductor technologies with ever shrinking feature sizes. Complex
    applications with high demands on safety and reliability, such as autonomous driving,
    are simultaneously driving the requirements for test and diagnosis of VLSI circuits.
    Throughout the life cycle of a microchip, uncertainties occur that affect its
    timing behavior. For example, weak circuit structures, aging effects, or process
    variations can lead to a change in the timing behavior of the circuit. While these
    uncertainties do not necessarily lead to a change of the functional behavior,
    they can lead to a reliability problem.\r\nWith modular and hybrid compaction
    two test instruments are presented in this work that can be used for X-tolerant
    test response compaction in the built-in Faster-than-At-Speed Test (FAST) which
    is used to detect uncertainties in VLSI circuits. One challenge for test response
    compaction during FAST is the high and varying X-rate at the outputs of the circuit
    under test. By dividing the circuit outputs into test groups and separately compacting
    these test groups using stochastic compactors, the modular compaction is able
    to handle these high and varying X-rates.\r\nTo deal with uncertainties on logic
    interconnects, a method for distinguishing crosstalk and process variation is
    presented. In current semiconductor technologies, the number of parasitic coupling
    capacitances between logic interconnects is growing. These coupling capacitances
    can lead to crosstalk, which causes increased current flow in the logic interconnects,
    which in turn can lead to increased electromigration. In the presented method,
    delay maps describing the timing behavior of the circuit outputs at different
    operating points are used to train artificial neural networks which classify the
    tested circuits into fault-free and faulty.@eng"
  - "Immer größere Anforderungen an die Leistungsfähigkeit von Mikrochips führen zu
    Halbleitertechnologien mit immer kleiner werdenden Strukturgrößen. Anwendungen
    mit hohen Ansprüchen an Sicherheit und Zuverlässigkeit, wie z.B. das autonome
    Fahren, treiben gleichzeitig die Anforderungen an den Test hochintegrierter Schaltungen
    an. Während des gesamten Lebenszyklus eines Mikrochips kommt es zu Unsicherheiten
    im Zeitverhalten. So können z.B. schwache Schaltungsstrukturen, Alterungseffekte
    oder Prozessvariationen zu einer Veränderung des Zeitverhaltens führen. Während
    diese Unsicherheiten nicht zu einer Veränderung des funktionalen Verhaltens führen
    müssen, können sie jedoch zu einem Zuverlässigkeitsproblem führen.\r\nMit der
    modularen und der hybriden Kompaktierung werden in dieser Arbeit zwei Testinstrumente
    vorgestellt, die für die X-tolerante Testantwortkompaktierung im eingebauten Hochgeschwindigkeitstest
    verwendet werden können. Eine Herausforderung für die Testantwortkompaktierung
    während des Hochgeschwindigkeitstests ist die hohe und variierende X-Rate an den
    Ausgängen der zu testenden Schaltung. Durch die Einteilung der Schaltungsausgänge
    in Prüfgruppen und die separierte Kompaktierung der Prüfgruppen mithilfe von stochastischen
    Kompaktierern, können die vorgestellten Verfahren diese hohen und variierenden
    X-Raten verarbeiten.\r\nFür den Umgang mit Unsicherheiten auf Verbindungsleitungen
    der Logik-Schaltung wird ein Verfahren zur Unterscheidung von Übersprechen und
    Prozessvariation vorgestellt. In aktuellen Halbleitertechnologien kommt es vermehrt
    zu parasitären Koppelkapazitäten zwischen den Verbindungsleitungen. In dem vorgestellten
    Verfahren werden künstliche neuronale Netze trainiert, um die Schaltungen in fehlerfrei
    und fehlerhaft zu klassifizieren.@ger"
  bibo_authorlist:
  - foaf_Person:
      foaf_givenName: Alexander
      foaf_name: Sprenger, Alexander
      foaf_surname: Sprenger
      foaf_workInfoHomepage: http://www.librecat.org/personId=22707
    orcid: 0000-0002-0775-7677
  bibo_doi: 10.17619/UNIPB/1-1787
  dct_date: 2023^xs_gYear
  dct_language: ger
  dct_publisher: Universität Paderborn@
  dct_subject:
  - Testantwortkompaktierung
  - Prozessvariation
  - Silicon Lifecycle Management
  dct_title: Testinstrumente und Testdatenanalyse zur Verarbeitung von Unsicherheiten
    in Logikblöcken hochintegrierter Schaltungen@
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