TETRISC on Rocket Chip: A Scalable and Adaptive RISC-V Multicore Architecture

conference paper TETRISC on Rocket Chip: A Scalable and Adaptive RISC-V Multicore Architecture Kai Arne Hannemann author 63972 Lars Markus Luchterhandt author 74648 Wolfgang Müller author 16243 Markus Ulbricht author Li Lu author J. Christoph Scheytt author 371440000-0002-5950-6618 58 department 29. Workshop Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV 2026) Resilient systems require monitoring and prediction of environmental and intrinsic conditions, as well as the ability to adapt to environmental hazards while optimizing the trade-off among performance, power consumption, and fault tolerance. TETRISC was introduced as a resilient multicore RISC-V processor system based on the PULPissimo platform. We introduce the migration of TETRISC to the open-source Rocket Chip SoC, targeting scalable TETRISC Chisel implementations. As such, we discuss and evaluate the main advantages and obstacles that come with the Chipyard framework for RTL simulation and FPGA synthesis, enabling rapid prototyping of resilient, scalable architectures configurable for multicore and lockstep modes. 2026Würzburg eng 29. Workshop Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV 2026) @inproceedings{Hannemann_Luchterhandt_Müller_Ulbricht_Lu_Scheytt_2026, title={TETRISC on Rocket Chip: A Scalable and Adaptive RISC-V Multicore Architecture}, booktitle={29. Workshop Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV 2026)}, author={Hannemann, Kai Arne and Luchterhandt, Lars Markus and Müller, Wolfgang and Ulbricht, Markus and Lu, Li and Scheytt, J. Christoph}, year={2026} } Hannemann KA, Luchterhandt LM, Müller W, Ulbricht M, Lu L, Scheytt JC. TETRISC on Rocket Chip: A Scalable and Adaptive RISC-V Multicore Architecture. In: 29. Workshop Methoden Und Beschreibungssprachen Zur Modellierung Und Verifikation von Schaltungen Und Systemen (MBMV 2026). ; 2026. Hannemann, Kai Arne, et al. “TETRISC on Rocket Chip: A Scalable and Adaptive RISC-V Multicore Architecture.” 29. Workshop Methoden Und Beschreibungssprachen Zur Modellierung Und Verifikation von Schaltungen Und Systemen (MBMV 2026), 2026. K.A. Hannemann, L.M. Luchterhandt, W. Müller, M. Ulbricht, L. Lu, J.C. Scheytt, in: 29. Workshop Methoden Und Beschreibungssprachen Zur Modellierung Und Verifikation von Schaltungen Und Systemen (MBMV 2026), 2026. Hannemann, Kai Arne, Lars Markus Luchterhandt, Wolfgang Müller, Markus Ulbricht, Li Lu, and J. Christoph Scheytt. “TETRISC on Rocket Chip: A Scalable and Adaptive RISC-V Multicore Architecture.” In 29. Workshop Methoden Und Beschreibungssprachen Zur Modellierung Und Verifikation von Schaltungen Und Systemen (MBMV 2026), 2026. K. A. Hannemann, L. M. Luchterhandt, W. Müller, M. Ulbricht, L. Lu, and J. C. Scheytt, “TETRISC on Rocket Chip: A Scalable and Adaptive RISC-V Multicore Architecture,” presented at the 29. Workshop Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV 2026), Würzburg, 2026. Hannemann, K. A., Luchterhandt, L. M., Müller, W., Ulbricht, M., Lu, L., & Scheytt, J. C. (2026). TETRISC on Rocket Chip: A Scalable and Adaptive RISC-V Multicore Architecture. 29. Workshop Methoden Und Beschreibungssprachen Zur Modellierung Und Verifikation von Schaltungen Und Systemen (MBMV 2026). 29. Workshop Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV 2026), Würzburg. 655952026-05-08T17:18:10Z2026-05-08T17:18:19Z